三星电子为了加强下一代“Fan-Out(FO)”封装技术，引入了一种新工艺替代SAP工艺。为了应对HBM(High Bandwidth Memory)等先进半导体的日益普及，计划采用新的封装工艺来提高基板的集成度。

  4月12日，三星电子团队负责人Lee Chung-seon在“2023年先进半导体封装创新工艺大会”上，公布了下一代封装技术路线图，该会议在韩国首尔举行。

  三星电子团队负责人Lee Chung-seon在“2023年先进半导体封装创新工艺大会”上发表主题演讲▲

  据柔性电路板厂了解：三星电子去年底新设了专门负责先进封装的AVP业务团队，一直专注于开发相关技术。目前，三星电子重点布局的先进封装有两个领域：扇出型(FO)、3D等小芯片封装和2.5D、3.5D等大芯片封装。

  其中，扇出型(FO)封装是一种将输入/输出(I/O)端子线路引出芯片外部的技术。可以在外部放置更多的I/O端子，并缩短半导体和主板之间的布线长度，从而提高电气性能和热效率。三星电子已经开发并量产了FO-WLP、FO-PLP等技术，分别应用于晶圆级封装和矩形面板封装。

   然而，它面临的挑战是巨大的。扇出型(FO)封装为了应对HBM等下一代存储器，必须进一步缩小电路板(PCB)的电路间隔。HBM是将多个DRAM垂直连接在一起的半导体，具有更高的带宽，可以更快地传输数据。

  团队负责人Lee Choong-seon表示：“目前，通过SAP工艺，可以在电路板上实现2/2微米的线路间距。如果HBM技术变得更先进，则需要将间距减少到1/1微米或更小，但通过SAP工艺存在限制。”

   因此，三星电子正在考虑将Damascene工艺作为SAP工艺的替代方案引入。Damascene是一种在电路部分形成凹槽，并通过电解沉积形成电路的工艺。

  Lee补充说:“Damascene工艺是实现下一代扇出型(FO)封装微细电路的重要方向。”

  “2023年先进半导体封装创新工艺大会”是由电子行业媒体THE ELEC和电子知识频道YiLec共同举办的活动，旨在探讨在半导体行业中越来越重要的先进封装材料和工艺技术。韩国封装领域的主要公司参加了本次会议，包括三星电子、SK海力士、Stats Chippack Korea、LG化学、Henkel、MK Electronics和Cadence Korea等。

  封装是一种将加工完成的晶圆切割成芯片并进行包装的后工艺技术。由于微型化电路的前工艺技术逐渐达到瓶颈，业界一直在开发能提高半导体性能和效率的先进封装技术来代替前工艺。特别是，有效去除芯片产生的热量的散热技术和耐高温保持芯片性能的耐热技术正在成为主要课题。